P2 Data Logger : Différence entre versions

Version du 11 octobre 2015 à 13:09

Cahier des charges

Présentation générale du projet

Dénomination du sujet par les enseignants

Contexte

Dans le cadre d'une réalisation de projet de fin d'étude, on se propose de réaliser un "data logger". Durant les semaines à venir, je vais travailler sur un dispositif qui stockera des données numériques envoyé depuis un convertisseur analogique numérique dans une barrette de RAM avant de les rendre accessible par une liaison RS232. Le but de se projet est de compléter le panel de technologie disponible pour un laboratoire qui possède une...

Objectif du projet

• stocker en RAM une série de donnée le plus rapidement possible
• construire interface permettant de recuperer les infomations via un RJ45 protocole Ethernet
• rendre modulaire le code en permettant de modifier facilement de la taille des mots d'entrée (passer de 8 bits à 10 puis 16 ...)
• rendre modulaire le code en permettant d'ajouter un fréquencemètre
• développer une carte support pour le LX45 maitriser les temps de propagations des signaux sur le typon, en direction de la barrette de RAM

Description du projet

Choix techniques : matériel, logiciels, sources

• Plateforme SPARTAN 6 (lx45) chez TRENDS Electronic TE0603
• OPENCORES.ORG
• Caracteristiques du LX45
• Tutoriel XILINX ISE webpack

Étapes du projet

Sources

http://www.trenz-electronic.de/download/d0/Trenz_Electronic/d1/TE0600-GigaBee_series/d2/TE0603.html

Suivi de l'avancement du Projet

Semaine 1 (21/09/2015)

• Étude du cahier des charges.
• Réunion avec les enseignants responsables.
• Présentation du sujet.
• Création du wiki.

Semaine 2 (28/09/2015)

La board que m'ont fournie les encadrants se compose se compose d'une carte mère et d'une carte support. La carte mère, nommé TE0600 est composé d'un FPGA Xilinx SPARTAN 6 LX45. C'est le "cerveau" du projet qui vient se brancher sur une carte support qui me servira au développement (programmation, IOs, carte mémoire, alimentation, Ethernet...). Celle ci se nomme TE0603. Elles seront indissociable pendant toute la période de développement.

• Recherche approfondis sur le FPGA:

Caractéristiques du TE0600

• Xilinx Zynq-7000 (Z-7015, Z-7030) SoM (system on module), supported by the free Xilinx Vivado WebPACK tool
• Rugged for shock and high vibration
• 2x ARM Cortex-A9
• 10/100/1000 tri-speed gigabit Ethernet transceiver (PHY) with SGMII
  • MAC Address EEPROM
• 32-Bit-wide 1 GByte DDR3 SDRAM
• 32 MByte QSPI Flash memory (with XiP support)
• Programmable Clock Generator
  • Transceiver Clock (default 125 MHz)
• Plug-on module with 2× 100-pin and 1× 60-pin high-speed hermaphroditic strips
• 132 FPGA I/Os (65 LVDS pairs possible) and 14 PS-MIO available on board-to-board connectors
• 4 GTP/GTX (high-performance transceiver) lanes
  • GTP/GTX (high-performance transceiver) clock input
• USB 2.0 high-speed ULPI transceiver
• On-board high-efficiency DC-DC converters

• • • 4.0 A x 1.0 V power rail
    • 1.5 A x 1.5 V power rail
    • 1.5 A x 1.8 V power rail

• System management
• eFUSE bit-stream encryption
• AES bit-stream encryption
• Temperature compensated RTC (real-time clock)
• User LED

Datasheet TE0600 & TE0603

Interface carte mère

LX45

• consommation: 0.6A

Semaine 3 (05/10/2015)

Semaine 4 (12/10/2015)

Semaine 5 (19/10/2015)

Semaine 6 (26/10/2015)

Semaine 7 (02/11/2015)

Semaine 8 (09/11/2015)

Semaine 9 (16/11/2015)

Semaine 10 (23/11/2015)

Semaine 11 (30/11/2015)

Semaine 12 (07/12/2015)

Semaine 13 (14/12/2015)

Semaine 14 (04/01/2016)

Semaine 15 (11/01/2016)

Semaine 16 (18/01/2016)

Semaine 17 (25/01/2016)

Semaine 18 (01/02/2016)

Semaine 19 (08/02/2016)

Semaine 20 (15/02/2016)

Semaine 21 (22/02/2016)